设计开发
基于FPGA的高速数据传输系统的设计
王晓鹅
(辽宁建筑职业学院辽宁辽阳111000)
事共本与或用
摘要：本文基于模块化的设计方法对Altea的高速收发器进行了深入研究,提出一种违率为2.0Gps的数据传输方案,根据此方案可将大容量的数据进行实时处理运用verilog高级语言进行系统设计,该方案已在Altera公司的现场可端程门阵列EP4CGX150DF3117N上得到了实现,进一步验证了达一方案设计的有效性和可行性
关键词:Altera高速收发器吉比特FPGA
中图分类号：TP39]
文截标识码:A
一个大型的数据采集系统，往往需要采集十个甚至成百上千
个参量的实时数据，传统的并行传输技术已经接近理论上限，不能满足要求，因此申行传输技术重新返回到高速传输领域。鉴于此， Altera公司推出了多路吉比特串行收发器，收发器内嵌高端现场可
编程门阵列，操作简单，性能稳定，已经得到了广泛的应用。 1高速串行收发器与Basic协议
(1)Altrea公司推出的新一代高速申行通信解决方案，其收发率支持每通道高达到2GDs的数据传输率，收发器模块内置有许多串行接口标准，集成串行解申器(serdes)的功能，可达8B/10B，可极大地减小时钟抖动、信号误差和非线性度对传输性能的影响。
(2)审行收发器主要特性：器件内联八个双式收发器，运行范围在600Mbps到3125Gbps之间，其申行数据速率大，通道所支持的申行协议有PCI、于兆以太网、通用公共无线接口、XAUI、串行数字接口及Basic协议。本数据传输系统设计中采用了Basic协议，可以自已按照需要进行协议传输，八路收发器通道如图1所示。
(3)在本数据传输系统中，收发器内部时钟输出逻辑的控制特点是，采样时钟和并行接口以及PCI接口需要的工作时钟都是由外部信号源提供。首先时钟信号从信号源输人至FPGA，在FPGA中调整
l lan
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MRU_soPUL_1
Fasipasag
图1
Transceiver Ohannel
Bansniter PMA Reoeiver PMA
收稿日期：20151118
Bansniter PG
BecetiverPCS 图2
PIFE Interfact
(l prHa
文章编号：1007-9416(2015)12-0156-0)
之后进人全局时钟网络，一方面作为FPGA内部时钟域的控制时钟，另一方面送人时钟输出逻辑模块，根据系统的具体运行模式和运行状态选择性的将时钟输出给PCI接口，从而由FPGA完成采样、存储、传输的全部工作过程3
(4)收发器支持交流和直流揭合方式，可兼容多种高速接口，支持片内申行和并行环回测试模式，片内集成可编程差分终端电阻。 2收发器的体系结构和数据通道
每个收发器通道均由一个发送数据通路和一个接收数据通路组成，其中包括I/O缓冲器的模拟电路、以及用于优化串行数据通道性能的可编程预均衡器、物理编码子层(PCS)介质附加子层FMA 兼容所支持协议的收发器数字功能的逻辑实现，FPGA架构中的并行数据通过发送器PCS和PMA进行传输，并作为数据被发送，接收到的输人申行数据通道接收器和PCS被传输到FPGA架构中，每个
收发器通道组成框图如图2所示。 3收发器实现方法
只需合理的配置收发器相关参数，即可实现发送数据、接收时钟，数据收发工作的时钟为100M，发送和接收数据为16Gbit，设定有效数据为2.0Gbit，将Manager中的ALTGX模块进行例化，设置相应参数，协议为basc协议，工作方式为连续，路数选择1路，数据宽度为 16bit，有效数据率设定为2Gps，然后勾选按照以上工作时序产生接收和发送的复位时序。这样收发器可以正常工作了，为了测试通路是否正常，按照收发时序编写数据产生模块，以一个光纤模块进行自发自收，可以在分析仪器SignalTapII上看到数据是否收发一
致。 4结语
本文主要研究了收发器工作原理及具体实现过程，经过设置可以设置不同的系统时钟，该机制适应600M～3125Gbps内任意申行速率的发送，该方案在A1teIa公司的现场可编程门阵列 EP4CGX150DF31I7N得到了实现，传输稳定可靠，为以后研究其它
协议的实现具有一定的参考价值。参考文献
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作者简介：主晓鹏(1977一),男，宁过阳人,硕士研究生,讲师,研究方向：为传感器与仪表、电机与电气控制。 5