通信技术
数事执本与成用
基于FPGA数字信号传输分析仪的设计与实现
黄海兴
(民航华北空管局北京100621)
摘要:数宇信号传输分析仪采用现场可编程门阵列技水,基于EP2C8Q208C8-FPGA/NIOSI平台，产生一个m序列,经受谢斯待竭码和解码,利用锁相环技水进行位同步，实境数字信号的传输。通过示波器观测“眼图"的方法来检验数字信号传输能力和抗干扰能力。本系统所采用的技水被广泛应用于数字传输额或，
关键词现场可端程门阵列受彻斯特待码眼图
中图分类号：TP368
文献标识码：A
文章编号:1007-9416(2014)03-0038-02
随着电子技术的不断更新及在应用领域的不断扩展，数字通信技术已经广泛乏的应用在人们生活工作中。因此，基于FPGA技术，我们对数字信号传输系统进行了设计。本系统可对通信传输信道的特性进行分析，通过示波器观测"眼图"的方法来检验数字信号传输能
力和抗干扰能力。 1系统方案简介
本设计首先通过FPGA系统构建移位寄存器，产生m序列和伪随机信号。使得系统信号发生模块同时具有了硬件电路的快速性、低延时性和软件系统的灵活性，易移植性。经过编码后的信号首先通过模拟电路部分进行滤波，放大，加噪及整形，然后送人解码部分进行位同步信号的提取，并将提取出来的位同步信号作为水平扫描同步信号送人示波器。当示波器扫描的周期与信号码元周期相同，即可观察到对应的眼图，从而直观地了解到噪声的影响，实现对数
字信号传输性能的测试。系统的总体结构框图如(图1)所示。 2系统的硬件设计
(1)低通滤波器。本设计采用集成运算放大器构成的RC有源滤波器具有输人阻抗高，输出阻抗低，可提供一定增益，截止频率可调等特点。根据系统要求，为了实现对信号幅度可调，在低通滤波器后面加上一个放大器，对信号进行幅值控制。在本设计中，采用的是巴特沃斯低通滤波器，因为巴特沃斯滤波器通频带的频率响应曲线最平滑，而在阻频带则逐渐下降为零，在振幅的对数对角赖率的波特可以看出，从某一边界角频率开始，振幅随着角频率的增加而逐步减少，趋向负无穷大，为了实现低通滤波器通频带内增益可调，加人比例放大器。(2)衰减器。在本设计中，由FPGA产生额率为10 MHz的伪噪声信号幅度过大需要进行衰减，固此采用型衰减网络。元型衰减器，纯阻抗网络对信号的频率和波形没有影响，所以只需对FPGA输出的伪随机信号的幅度进行衰减，从300mV衰减到 100mV，(3)加法器。在本设计中，需要将噪声信号和经过低通滤波器的曼御斯特码进行叠加，故采用加法比例系数为1的加法电路。(4)比较器，比较器是将经过加法器输出的叠加信号与一个基准电压相比较，得到标准的方波信号，并且幅值满足FPGA的要求，以使于实现
曼彻斯特解码，这样能更好的得到时钟信号和m序列。 3软件设计
3.1m序列
利用对PFGA内部的触发器构成线性反馈移位寄存器，如图2所示。
数字信号f(x)=1 +x+x+x"+x"的m序列2),f,(x)
数字序列发生器
编码
低通滤波器
伪随机序列发生器
=1+x+x"+x+x的m序列
clock上升沿或reset下降沿
清零
0+
cnt寄存器进行位移寄存 out<=cnt[0]
m序列及伪随即序列流程 3.2步进调控
→cnt=1
当传输速率为10kbps时，即传输速率为10240bit/s，则传输1bit 所需要的时间为97.6525us，所以数字信号产生的时钟周期为 97.6525us。而FPGA采用50MHz的时钟，所以一个时钟周期为20ns， FPGA采用计数器的方式产生数字信号所需要的时钟，设计数器为 x，算出x=4882，所以x/2=4882/2，即高低计数器里面的值分别是 4882和2441，
3.3受御彻斯特编码
如(图2)所示，曼彻斯特编码"是一种自同步的编码方式，即时钟同步信号就隐载在数据波形中。在受彻斯特编码中，每一位的中间有一跳变，位中间的跳变即作为时钟信号，又作为数据信号，从高到低的跳变表示"1"，从低到高的跳变表示“0"。曼彻斯特编码是将时钟和数据包含在数据流中，在传输代码信息的同时，也将时钟同步信号一起传输到对方，每位编码中有一跳变，不存在直流分量，固此具有良好的抗千扰性能。但每一个码元都被调成两个电平，所以数据传输速率只有调制速率的1/2
在本设计中，根据曼彻斯特编码的特点。当时钟到来时，如果时钟信号为低电平，则m序列保持原波形。如果时钟信号为高电平，则对m序列的波形取反。产生的曼彻斯特码为双极性码
此外，还可以在matab中编写m序列的代码，根据m序列的函数确定各项系数，由matlab生成m序列码表。
3.4受衡斯特解码
如图3所示，曼御斯特解码4采用锁相环解码。数字锁相环位同步提取电路主要由过零比较器、鉴相器、分频器、控制器组成。输人信号的正、负跳变经过过零检测后变成了窄脉冲序列，它含有受彻斯特编码中的位同步信息，该位同步窄脉冲序列与分赖器输出脉冲进行鉴相。若分频后的脉冲信号相位超前于窄脉冲序列相位，则在“1"端有输出，并通过控制器将加到分频器的脉冲序列扣除一个脉冲，使分频后的脉冲相位退后，著分额后的脉冲信号相位滞后窄脉冲序列相位，则在“2“葡有辅出，并通过控制割器将加到分频器的脉冲
放大器章减器
图1系统设计方案
加法器
比较器
解码