第33卷第2期 2010年12月
文章编号：1674-5949(2010)02-0120-09
上海船舶运输科学研究所学报 JOURNALOFSSSRI
AES加密算法的FPGA高速实现
李田田，付宇卓
（上海交通大学微电子学院，上海200030）
VoL 33 No. 2 Dec,2010
摘要：针对高速安全的网络需求，对AES(TheAdvancedEn-cryptionStandard)加密算法的硬件实现进行研究。为了采用流水线并行结构.根据RFC3686选用了AESCTR1作模式.并对算法进行了代数归纳。采用自顶面下的设计方式，首先对整体硬件架构进行了设计，包括划分内部模块、定义外部接口、设计控制模块的有限状态机；然后设计两数模块的内部逻辑：再进一步计算单元延时.将流水线划分为4级。最后对AFS-128模块的加密路径进
行了代码级伤真及综合，本系统在Vitex5下的存吐率达到了18.13Gb/s。关键调：高级加密标准：有限域；流水线；可编程门阵列
中图分类号：TP309.7
文献标志码：A
High-SpeedImplementationofAESEncryptionArithmeticwithFPGA
LITian-tian，FUYu-zhuo
(School of Microelectronics，Shanghai Jiaotong University,Shanghai 200030,China)
Abstract; Aiming at safety requirements of high speed networks, a study of the hardware implementation of AES encryption al-gorithm is carried out. According to RFC 3686, AFS-CTR working mode is chosen, and the algorithm is analyzed with the method of algebraic induction. The top-down approach is practiced through the design, The complete hardware architecture is constructed in the beginning, the internal modules and external interfaces are defined, the control algorithm is modeled with the finite state machine. The internal logic of function module is designed and the time delay calculated. 4-stadge pipeline is used in the design. The codes of AES-128 module Design is simulated and synthesized, The throughput of system reaches 18. 13 Gbps on Vitex 5.
Key words; AES; finite fields; pipeline; FPGA
引言 o
网络与安全技术越来越密不可分，同时，网络带宽的不断增加使得数据处理速度成为制约网络发展的瓶颈。AES是近几年才出现的新的数据加密标准，它的加密功能更强，而且加密/解密的速度更快。因此， AES算法自2002年生效后就被广泛用于加密敏感的商业和政府机密数据。近几年国内外相关的公司、研究机构就已经争相开始了AES算法的硬件实现的研究，主要分为3种方向：
，追求高性能高吞叶率，则采用流水线的优化手段；
：追求低成本、低功耗，则采用的总线和复用结构，尽量缩小芯片面积；
：追求功能可配置性，包括对AES的分组大小、密钥大小、工作模式的选择等，则采用动态重组的软硬件结合的方式。
文中针对高速、安全的网络需求，以高吞吐率为主要目标，同时兼顾减小面积和功耗，对安全芯片中的收稿日期：2010-08-16
作者简介：年田田(1981-)，女，湖北省制州市人，工程师，主要从事工业自动化研究。万方数据