ICS 49.035
GB CCS V 29
中华人民共和国国家标准
GB/T 41033—2021
CMOS 集成电路抗辐射加固设计要求Design requirements of radiation hardening for CMOS IC
2022-07-01实施2021-12-31发布
国家市场监督管理总局发布
国家标准化管理委员会
GB/T 41033—2021
CMOS集成电路抗辐射加固设计要求
1范围
本文件规定了CMOS集成电路抗辐射（总剂量、单粒子）加固设计的流程、设计要求、建模仿真、验证试验要求。
本文件适用于基于体硅/SOICMOS工艺的数字集成电路，模拟集成电路和数模混合集成电路的抗辐射（总剂量、单粒子）加固设计。
2 规范性引用文件
下列文件中的内容通过文中的规范性引用而构成本文件必不可少的条款。其中.注 日期的引用文件，仅该日期对应的版本适用于本文件。不注日期的引用文件，其最新版本（包括所有的修改单）适用于本文件。
GB/T 9178 集成电路术语
3 术语、定义和缩略语
3.1 术语和定义
GB/T9178界定的以及下列术语和定义适用于本文件。3.1.1
总剂量辐射效应 total ionizing dose effects;TID
总剂量辐射效应是指电离辐射的累积导致器件的参数发生退化的现象。3.1.2
单粒子效应 single event effects;SEE
具有一定能量的单个重离子或质子射入集成电路，引发集成电路翻转、锁定、烧毁等，致使集成电路性能退化或功能失效的现象的统称。3.1.3
单粒子翻转效应 single event upset effects;SEU 由单粒子辐射引发集成电路逻辑状态改变的效应。3.1.4
单粒子瞬态效应 single event transient effects;SET
由单粒子辐射导致集成电路输出端出现异常脉冲信号的效应。3.1.5
单粒子门锁效应 single event latch-up effects;SEL 由单粒子辐射引起的集成电路闩锁的效应。3.1.6
设计加固 radiation hardening by design;RHBD
通过设计具有抗辐射能力的电路拓扑和版图结构，提高半导体器件或集成电路抗辐射能力的技术。
GB/'T 41033-2021
3.1.7
纳米级 MOS器件 nano-scale MOS
特征尺寸在 28 nm～90 nm 范围的MOS器件。3.1.8
时变效应 time dependence efects;TDE
在辐照中及辐照后;因辐射感生电荷的退火或生长随时间的变化而引起器件电参数的变化。3.1.9
加速退火试验 accelerated annealing test 利用提高温度来加速时变效应过程的试验程序。3.1.10
辐照验证试验 radiation verification test;RVT
以验证器件的抗辐射能力是否达到规定值为目的的辐照试验。
3.2 缩略语
下列缩略语适用于本文件。
CMOS 互补金属氧化物半导体（Complementary Metal Oxide Semiconductor）CVSL 级联电压开关逻辑（CascodeVoltage Switch Logic）DICE 互锁存储单元（Dual Interlocked Storage Cell）
EQDD 双 DICE交叉存储单元（Error Quenching Duble DICE）LET 线性能量传输（Linear Energy Transfer）MCU 多单元翻转（Multiple Cell Upsets）MNU 多节点翻转（Multiple Net Upsets）
MOS 金属氧化物半导体（Metal Oxide Semiconductor）
NMOS N沟道金属氧化物半导体（N-channel Metal Oxide Semiconductor）PMOS P沟道金属氧化物半导体（P-channel Metal Oxide Semiconductor）RHBD 设计加固（Radiation Hardening by Design）SEL单粒子门锁（Single Event Latch-up）SET 单粒子瞬态（Single Event Transient）SEU 单粒子翻转（Single Event Upset）SOI 绝缘体上硅（Silicon on Insulator）
SPICE 集成电路仿真程序（Simulation Program with ICEmphasis）STI 浅槽隔离（Shallow-Trench Isolation）
TCAD 半导体工艺模拟以及器件模拟工具（Technology Computer Aided Design）TDE 时变效应（Time Dependence Effects）TMR 三模冗余（Triple Module Redundancy）
VCS 编译型 Verilog仿真器（Verilog Compiled Simulator）
4 设计流程
CMOS 集成电路抗辐射加固设计流程见图1。