第38卷第3期 2017年3月
焊接学报
TRANSACTIONS OF THE CHINA WELDING INSTITUTION 三维封装铜程应力及结构优化分析
江伟，王丽凤
（哈尔滨理工大学材料科学与工程学院，哈尔滨150080）
Vol.38No.3 March2017
摘要：文中利用有限元模拟软件ANSYS对三维立体封装芯片发热过程中整体应力及局部铜柱的应力情况进行了分析，并对三维封装的结构进行了优化设计，结果表明，最大应力分布在铜柱层，铜柱的应力最大点出现在铜柱外侧拐角与底部接触位置以铜柱处最大应力作为响应，进行了结构参数优化，采用三因素三水平正交试验方法，分别使用铜柱直径、铜柱高度、铜柱间距三个影响因素作为变化的结构参数。结果表明，铜柱直径的变化对等效应力影响最大，铜柱间距次之，铜柱高度影响最小。且发现随着铜柱高度、铜柱间距、铜柱直径的不断增大其铜柱外侧拐角与底部接触位置的最大等效应力不断减小。
关键词：有限元模拟；铜柱应力；正交试验；参数优化
中图分类号：TG404 0序言
文献标识码：A
文章编号：0253360X(2017)03011205
的减小和芯片的垂直堆叠，大量不同热膨胀系数的材料将围绕TSV，由于铜热膨胀系数相对较大，造成
随着电子工业的不断发展，对微系统的功能、密
度和性能要求不断提高，为顺应摩尔定律的增长趋势，芯片技术越来越向着小型化和高性能方向发展，并且越来越需要三维集成方案，在此推动下，穿透硅通孔技术（throughsiliconvias，TSV）应运而生门），成为三维集成、芯片级和晶圆级封装的关键技术之一. TSV技术是通过在芯片与芯片之间、晶员与晶员之目作垂直互连，是实现芯片之间互连的最新技术三维封装与传统封装相比有特殊的优势，TSV能够使三维方向堆叠密度最大，因此使得电性能大大提高，互连长度大大减小[2]，3D堆叠芯片极薄，可以小到50~100μm，非常容易产生裂纹[3]，例如在热循环和高压键合下极易产生裂纹，很多研究指出，通过调整铜柱高度，铜柱间距及铜柱首径可以避免裂纹的产生【4.5]
由于三维封装结构的复杂性和尺寸的微化，使
得TSV技术变得更加复杂，许多有关TSV技术的研究也只是在初期，因此使用ANSYS软件利用有限元分析方法对三维堆叠封装进行模拟研究显得尤为重要.在小规模三维堆叠封装中，芯片产热是极大的，特别是芯片极薄的情况下会产生很大的温差，中间温度极高，对芯片造成损害，另外随着芯片封装尺寸
收稿日期：2015万据8
基金项目：黑龙江磐哲然科学基金资助项目（E201449）
材料间热膨胀系数差很大，这样在热的作用下将产生大量的热应力，因此由于芯片发热回题而亏起的热应力不得不被引起高度重视
Chukwudi等人[6]对3D-SIC封装中铜通孔Cu-Cu键合压力进行了研究，认为铜（16.7ppm/c）与硅之间（2.3ppm/℃）热膨胀系数的不匹配，铜的自由膨胀被大块的硅所限制将会在硅片内部产生应力而影响结构的整体性能，最终导致硅片的失效.文中虽然指出失效机制，但并未对此进行深入研究，因此研究铜与硅之间的结构力学性能具有重要的意义.Hsieh等人7对四层芯片堆叠封装体的热力学性能进行了模拟计算研究．为了获得在堆叠IC封装的热应力分布，设计了4层堆叠IC封装（芯片对芯片）与TSV技术的结构指出在芯片发热过程中 TSV受热应力的影响，封装体最大应力出现在芯片界面和TSV结构连接处.文中指出了最大应力的分布位置，但并未对影响应力分布的结构参数进行研究，因此研究铜结构参数对应力分布的影响具有重要意义.文中首先通过一组合适的参数研究了在芯片发热过程中三维封装结构整体应力情况及局部 TSV通孔中铜柱的应力情况，然后把铜柱直径、高度和间距作为优化参数，通过使用正交试验方法对不同参数下铜柱最大应力数据进行分析，从而找到铜柱直径、铜柱高度和铜柱间距三者对铜柱应力影响的大小