第48卷第5期 2015年5月
通信技术
Communications Technology
doi:10.3969/j. issn. 10020802.2015.05.024
高速PCB设计中的差分等长处理及仿真验证
杨章平
（中国电子科技集团公司第三十研究所，四川成都610041）
Vol.48No.5 May.2015
摘要：在进行高速PCB(PrintedCircuitBoard)设计时，通常需要对差分信号线的相对时延进行控制，以满足信号完整性要求，因此，如何处理差分线的等长，是需要解决的一个问题。通过分析不同相对时延对差分及共模信号波形的影响，得出相对时延对信号的影响及与信号的上升/下降时间有关，并给出了确定信号上升/下降时间的方法，最后对DSP(DigitalSignalProcessor）和DDR3（Double
DataRateTree）内存之间的信号进行了仿真分析，验证了前述分析结果的正确性。关键词：差分信号；共模信号；相对时延；上升/下降时间；仿真
中图分类号：
文章编号：1002-0802(2015)05-0626-05
文献标志码：A
Isometric Processing of Differential Lines and Simulation
VerificationinHigh-SpeedPCBDesign
YANG Zhang-ping
( No. 30 Institute of CETC, Chengdu Sichuan 610041, China)
Abstract:Generally in high speed PCB design, relative time delay of between the two transmission lines of differential signal needs to be controlled, so as to maintain the signal integrity. Thus, how to deal with the difference of the two lines is a problem that needs to be solved. Based on the analysis of different relative time delays affecting the differential and commonmode signal waves, a conclusion that the above effect is associated with the signal rise/fall time is drawn, and method to determine the rise/fall time also given. Finally, simulation of the signals of between DSP( Digital Signal Processor) and DDR3 DDR3( Double Data Rate Tree)memory indicates the correctness of above analysis result.
Key words : differential signal; commonmode signal; relative time delay ;rise/fall time; simulation
0引言
差分线对是指一对存在耦合的传输线。差分信号的传输是利用两个输出驱动来驱动差分线对，一根携带信号，另一根携带它的互补信号。实际需要的就是差分线对间的电压差，它携带着要传输的信息]。差分发送器两个单端发送的信号大小相同，相位相反，如果两个信号同时到达接收端，那么信号将得到正确的接收。但是，信号在传输线上传输时，会产生时延，如果某一单端信号的传输距离较长，其时延也会较大，两个信号之间就存在相对时延，这相
*收稿日期：2014-1205；修回日期：201504-09
·626· 万方数据
当于其中一个信号发生了相移，接收端接收到的差分信号就会在-定程度上产生失真。如果失真幅度过大，可能出现信号在接收端无法正常接收等间题使得电路功能无法正常实现。因此，要尽量减小差分对的两个单端信号之间的相对时延。
PCBLayout工程师在进行PCB设计时，由于元器件的密集度和布局布线的复杂性，走线中不可避免的会出现拐角，拐角的存在使得差分信号线两线长度出现不一致，差分信号对之间产生相位差2] 因此通常需要对差分线对进行等长处理。可是相对
Received date;20141205 ; Revised date;20150409 第48卷第5期 2015年5月
通信技术
Communications Technology
doi:10.3969/j. issn. 10020802.2015.05.024
高速PCB设计中的差分等长处理及仿真验证
杨章平
（中国电子科技集团公司第三十研究所，四川成都610041）
Vol.48No.5 May.2015
摘要：在进行高速PCB(PrintedCircuitBoard)设计时，通常需要对差分信号线的相对时延进行控制，以满足信号完整性要求，因此，如何处理差分线的等长，是需要解决的一个问题。通过分析不同相对时延对差分及共模信号波形的影响，得出相对时延对信号的影响及与信号的上升/下降时间有关，并给出了确定信号上升/下降时间的方法，最后对DSP(DigitalSignalProcessor）和DDR3（Double
DataRateTree）内存之间的信号进行了仿真分析，验证了前述分析结果的正确性。关键词：差分信号；共模信号；相对时延；上升/下降时间；仿真
中图分类号：
文章编号：1002-0802(2015)05-0626-05
文献标志码：A
Isometric Processing of Differential Lines and Simulation
VerificationinHigh-SpeedPCBDesign
YANG Zhang-ping
( No. 30 Institute of CETC, Chengdu Sichuan 610041, China)
Abstract:Generally in high speed PCB design, relative time delay of between the two transmission lines of differential signal needs to be controlled, so as to maintain the signal integrity. Thus, how to deal with the difference of the two lines is a problem that needs to be solved. Based on the analysis of different relative time delays affecting the differential and commonmode signal waves, a conclusion that the above effect is associated with the signal rise/fall time is drawn, and method to determine the rise/fall time also given. Finally, simulation of the signals of between DSP( Digital Signal Processor) and DDR3 DDR3( Double Data Rate Tree)memory indicates the correctness of above analysis result.
Key words : differential signal; commonmode signal; relative time delay ;rise/fall time; simulation
0引言
差分线对是指一对存在耦合的传输线。差分信号的传输是利用两个输出驱动来驱动差分线对，一根携带信号，另一根携带它的互补信号。实际需要的就是差分线对间的电压差，它携带着要传输的信息]。差分发送器两个单端发送的信号大小相同，相位相反，如果两个信号同时到达接收端，那么信号将得到正确的接收。但是，信号在传输线上传输时，会产生时延，如果某一单端信号的传输距离较长，其时延也会较大，两个信号之间就存在相对时延，这相
*收稿日期：2014-1205；修回日期：201504-09
·626· 万方数据
当于其中一个信号发生了相移，接收端接收到的差分信号就会在-定程度上产生失真。如果失真幅度过大，可能出现信号在接收端无法正常接收等间题使得电路功能无法正常实现。因此，要尽量减小差分对的两个单端信号之间的相对时延。
PCBLayout工程师在进行PCB设计时，由于元器件的密集度和布局布线的复杂性，走线中不可避免的会出现拐角，拐角的存在使得差分信号线两线长度出现不一致，差分信号对之间产生相位差2] 因此通常需要对差分线对进行等长处理。可是相对
Received date;20141205 ; Revised date;20150409 第48卷第5期 2015年5月
通信技术
Communications Technology
doi:10.3969/j. issn. 10020802.2015.05.024
高速PCB设计中的差分等长处理及仿真验证
杨章平
（中国电子科技集团公司第三十研究所，四川成都610041）
Vol.48No.5 May.2015
摘要：在进行高速PCB(PrintedCircuitBoard)设计时，通常需要对差分信号线的相对时延进行控制，以满足信号完整性要求，因此，如何处理差分线的等长，是需要解决的一个问题。通过分析不同相对时延对差分及共模信号波形的影响，得出相对时延对信号的影响及与信号的上升/下降时间有关，并给出了确定信号上升/下降时间的方法，最后对DSP(DigitalSignalProcessor）和DDR3（Double
DataRateTree）内存之间的信号进行了仿真分析，验证了前述分析结果的正确性。关键词：差分信号；共模信号；相对时延；上升/下降时间；仿真
中图分类号：
文章编号：1002-0802(2015)05-0626-05
文献标志码：A
Isometric Processing of Differential Lines and Simulation
VerificationinHigh-SpeedPCBDesign
YANG Zhang-ping
( No. 30 Institute of CETC, Chengdu Sichuan 610041, China)
Abstract:Generally in high speed PCB design, relative time delay of between the two transmission lines of differential signal needs to be controlled, so as to maintain the signal integrity. Thus, how to deal with the difference of the two lines is a problem that needs to be solved. Based on the analysis of different relative time delays affecting the differential and commonmode signal waves, a conclusion that the above effect is associated with the signal rise/fall time is drawn, and method to determine the rise/fall time also given. Finally, simulation of the signals of between DSP( Digital Signal Processor) and DDR3 DDR3( Double Data Rate Tree)memory indicates the correctness of above analysis result.
Key words : differential signal; commonmode signal; relative time delay ;rise/fall time; simulation
0引言
差分线对是指一对存在耦合的传输线。差分信号的传输是利用两个输出驱动来驱动差分线对，一根携带信号，另一根携带它的互补信号。实际需要的就是差分线对间的电压差，它携带着要传输的信息]。差分发送器两个单端发送的信号大小相同，相位相反，如果两个信号同时到达接收端，那么信号将得到正确的接收。但是，信号在传输线上传输时，会产生时延，如果某一单端信号的传输距离较长，其时延也会较大，两个信号之间就存在相对时延，这相
*收稿日期：2014-1205；修回日期：201504-09
·626· 万方数据
当于其中一个信号发生了相移，接收端接收到的差分信号就会在-定程度上产生失真。如果失真幅度过大，可能出现信号在接收端无法正常接收等间题使得电路功能无法正常实现。因此，要尽量减小差分对的两个单端信号之间的相对时延。
PCBLayout工程师在进行PCB设计时，由于元器件的密集度和布局布线的复杂性，走线中不可避免的会出现拐角，拐角的存在使得差分信号线两线长度出现不一致，差分信号对之间产生相位差2] 因此通常需要对差分线对进行等长处理。可是相对
Received date;20141205 ; Revised date;20150409