数字系统设计与Verilog HDL 第四版
出版时间：2011年版
内容简介
　　《数字系统设计与Verilog HDL（第4版）》根据EDA课程教学要求，以提高数字设计能力为目的，系统阐述数字系统开发的相关知识，主要内容包括EDA技术、FPGA/CPLD器件、Verilog硬件描述语言等。全书以Quartus Ⅱ、Synplify Pro软件为平台，以Verilog—1995和Verilog—2001语言标准为依据，以可综合的设计为重点，通过大量经过验证的数字设计实例，系统阐述数字系统设计的方法与技术，由浅入深地介绍Verilog工程开发的知识与技能。读者对象：《数字系统设计与Verilog HDL（第4版）》的特点是：着眼于实用，紧密联系教学实际，实例丰富。全书深入浅出，概念清晰，语言流畅。可作为电子、通信、微电子、信息、电路与系统、通信与信息系统及测控技术与仪器等专业本科生和研究生的教学用书，也可供从事电路设计和系统开发的工程技术人员阅读参考。
目录
第1章 EDA技术概述\t
1.1 EDA技术及其发展\t
1.2 Top-down设计与IP核复用\t
1.3 数字设计的流程\t
1.4 常用的EDA软件工具\t
1.5 EDA技术的发展趋势\t
习题1\t
第2章 FPGA/CPLD器件\t
2.1 PLD器件概述\t
2.2 PLD的基本原理与结构\t
2.3 低密度PLD的原理与结构\t
2.4 CPLD的原理与结构\t
2.5 FPGA的原理与结构\t
2.6 FPGA/CPLD的编程元件
2.7 边界扫描测试技术\t
2.8 FPGA/CPLD的编程与配置\t
2.9 FPGA/CPLD器件概述\t
2.10 FPGA/CPLD的发展趋势\t
习题2\t
第3章 Quartus Ⅱ集成开发工具\t
3.1 Quartus Ⅱ原理图设计\t
3.2 Quartus Ⅱ的优化设置\t
3.3 Quartus Ⅱ的时序分析\t
3.4 基于宏功能模块的设计
习题3\t
第4章 Verilog设计初步\t
4.1 Verilog简介\t
4.2 Verilog模块的结构\t
4.3 Verilog基本组合电路设计\t
4.4 Verilog基本时序电路设计\t
4.5 Synplify Pro综合器\t
4.6 Synplify综合器\t
习题4\t
第5章 Verilog语法与要素\t
5.1 Verilog语言要素\t
5.2 常量\t
5.3 数据类型\t
5.4 参数\t
5.5 向量
5.6 运算符\t
习题5\t
第6章 Verilog行为语句\t
第7章 Verilog设计的层次与风格\t
第8章 Verilog有限状态机设计\t
第9章 Verilog设计进阶\t
第10章 Verilog设计的优化\t
第11章 Verilog仿真与验证\t
第12章 Verilog语言的发展\t
第13章 通信与信号处理设计实例\t
附录A Verilog HDL（IEEE Std 1364—1995）关键字\t
附录B Verilog HDL（IEEE Std 1364—2001）关键字\t
附录C DE2系统介绍\t
附录D DE2—70系统介绍\t
附录E 有关术语与缩略语\t
参考文献\t