System Verilog数字系统设计（英文版）
出版时间：2012年版
内容简介
　　SystemVerilog是21世纪电子设计师必须掌握的最重要的语言之一，因为它是设计和验证复杂电子系统核心芯片的重要手段。由马克编写的这本《SystemVerilog数字系统设计（影印版）》是用SystemVerilog语言设计并验证数字系统的基本概念和具体方法。在介绍基本语法的基础上，阐述了如何用SystemVerilog构成数字电路、组件和系统，以及应该如何使用SystemVerilog搭建测试平台，并对设计进行验证。《System Verilog数字系统设计（影印版）》既适合作电子、自动化和计算机专业本科生和研究生的教科书，也适合已经掌握Verilog和VHDL硬件描述语言的工程师使用。
目录
List of FiguresList of TablesPrefaceAcknowledgmentsAbout the Author1.Introduction2.Combinational Logic Design3.Combinational Logic Using SystemVerilog Gate Models4.Combinational Building Blocks5.SystemVerilog Models of Sequential Logic Blocks6.Synchronous Sequential Design7.Complex Sequential Systems8.Writing Testbenches9.SystemVerilog Simulation10.SystemVerilog Synthesis11.Testing Digital Systems12.Design for Testability13.Asynchronous Sequential Design14.Interfacing with the Analog WorldA.SystemVerilog and VerilogAwe to Selected ExercisesBibliographyIndex